PLD 技术概述

2018-05-03作者:江国强, 编著编辑:Solomon

第1章 PLD技术概述


当今社会是数字化的社会,是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代,它由早期的电子管、晶体管、小中规模集成电路,发展到超大规模集成电路(VLSI)以及许多具有特定功能的专用集成电路。但是,随着微电子技术的发展,设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电ASIC(Application Specific IC)芯片,而且希望 ASIC 的设计周期尽可能短,最好是在实验室里就能设计出合适的 ASIC 芯片,并且能立即投入实际应用之中。 因而出现了现场可编程逻辑器件(FPLD),其中应用最广泛的当属现场可编程门阵列 (FPGA)和复杂可编程逻辑器件(CPLD)。


设计准备

设计准备是指设计者在进行设计之前,依据任务要求,确定系统所要完成的功能及复杂程度,器件资源的利用、成本等所要做的准备工作,如进行方案论证、系统设计和器件选择等。


设计输入

设计输入是指将 PLD 设计的系统或电路按照 EDA 开发软件要求的某种形式表示出来,并送入计算机的过程。设计输入有多种方式,包括采用硬件描述语言(如 AHDL、VHDL 和 Verilog HDL 等)进行设计的文本输入方式、图形输入方式和波形输入方式,或者采用文本、图形两者混合的设计输入方式。也可以采用自顶向下(Top-Down)的层次结构设计方法,将多个输入文件合并成一个设计文件等。


1. 图形输入方式

图形输入也称为原理图输入,这是一种最直接的设计输入方式,它使用软件系统提供的元器件库及各种符号和连线画出设计电路的原理图,形成图形输入文件。这种方式大多用在对系统及各部分电路很熟悉的情况下,或在系统对时间特性要求较高的场合。优点是容易实现仿真,便于信号的观察和电路的调整。

 

2. 文本输入方式

文本输入是指采用硬件描述语言进行电路设计的方式。硬件描述语言有普通硬件描述语言和行为描述语言,它们用文本方式描述设计和输入。普通硬件描述语言有 AHDL、CUPL 等,它们支持逻辑方程、真值表、状态机等逻辑表达方式。行为描述语言是目前常用的高层硬件描述语言,包括 VHDL、Verilog HDL 等,它们 具有很强的逻辑描述和仿真功能,可实现与工艺无关的编程与设计,可以使设计者在系统 设计、逻辑验证阶段便确立方案的可行性,而且输入效率高,在不同的设计输入库之间转 换也非常方便。运用 VHDL 或 Verilog HDL 硬件描述语言进行设计已是当前的趋势。


3. 波形输入方式

波形输入主要用于建立和编辑波形设计文件以及输入仿真向量和功能测试向量。波形设计输入适用于时序逻辑和有重复性的逻辑函数,系统软件可以根据用户定义的输入/输出波形自动生成逻辑关系。波形编辑功能还允许设计者对波形进行复制、剪切、粘贴、重复与伸展,从而可以用内部节点、触发器和状态机建立设计文件,并将波形进行组合,显示各种进制的状态值。还可以通过将一组波形重叠到另一组波形上,对两组仿真结果进行比较。


设计处理

设计处理是 PLD 设计中的核心环节。在设计处理阶段,编译软件将对设计输入文件进行逻辑化简、综合和优化,并适当地用一片或多片器件自动地进行适配,最后产生编程用的编程文件。设计处理主要包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等过程。


1. 设计编译和检查

设计输入完成之后,将立即进行编译。在编译过程中首先进行语法检验,如检查原理图的信号线有无漏接,信号有无双重来源,文本输入文件中关键词有无错误等各种语法错误,并及时标出错误的位置信息报告,供设计者修改。然后进行设计规则检验,检查总的设计有无超出器件资源或规定的限制并将编译报告列出,指明违反规则和潜在不可靠电路的情况以供设计者纠正。

2. 逻辑优化和综合

逻辑优化主要包括面积优化和时间优化。面积优化的目的是使设计所占用的 PLD 中的逻辑元件(Logic Elements,简称 LE 或 LEs)数最少。时间优化是指设计电路的输入信号经过最短的路径到达输出,使传输延迟时间最小。综合的目的是将多个模块化设计文件合并为一个网表文件,并使层次设计平面化(即展平)。

3. 适配和分割

在适配和分割过程,确定优化以后的逻辑能否与下载目标器件 CPLD 或 FPGA 中的宏单元和 I/O 单元适配,然后将设计分割为多个便于适配的逻辑小块形式映射到器件相应的 宏单元中。如果整个设计不能装入一片器件时,可以将整个设计自动分割成多块并装入同一系列的多片器件中去。分割工作可以全部自动实现,也可以部分由用户控制,还可以全部由用户控制进行。分割时应使所需器件数目和用于器件之间通信的引脚数目尽可能少。

4. 布局和布线

布局和布线工作是在设计检验通过以后由软件自动完成的,它能以最优的方式对逻辑元件布局,并准确地实现元件间的布线互连。布局和布线完成后,软件会自动生成布线报告,提供有关设计中各部分资源的使用情况等信息。

5. 生成编程数据文件

设计处理的最后一步是产生可供器件编程使用的数据文件。对 CPLD 来说,是产生熔丝图文件,即 JEDEC 文件(电子器件工程联合会制定的标准格式,简称 JED 文件);对于 FPGA 来说,是生成位流数据文件 BG(Bit-stream Generation)。


设计校验

设计校验过程包括功能仿真和时序仿真,这两项工作是在设计处理过程中同时进行的。功能仿真是在设计输入完成之后,选择具体器件进行编译之前进行的逻辑功能验证,因此又称为前仿真。此时的仿真没有延时信息或者有由系统添加的微小标准延时,这对于初步的功能检测非常方便。仿真前,要先利用波形编辑器或硬件描述语言等建立波形文件或测试向量(即将所关心的输入信号组合成序列),仿真结果将会生成报告文件和输出信号波形,从中便可以观察到各个节点的信号变化。若发现错误,则返回设计输入中修改逻辑设计。


时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为后仿真或延时仿真。由于不同器件的内部延时不一样,不同的布局、布线方案也给延时造成不同的影响,因此在设计处理以后,对系统和各模块进行时序仿真、分析其时序关系、估计设计的性能以及检查和消除竞争冒险等是非常有必要的。


器件编程

编程是指将设计处理中产生的编程数据文件通过软件放到具体的可编程逻辑器件中去。对 CPLD 器件来说是将 JED 文件下载(Down Load)到 CPLD 器件中去,对 FPGA 来说是将位流数据 BG 文件配置到 FPGA 中去。

器件编程需要满足一定的条件,如编程电压、编程时序和编程算法等。普通的 CPLD器件和一次性编程的 FPGA 需要专用的编程器完成器件的编程工作。基于 SRAM 的 FPGA 可以由 EPROM 或其他存储体进行配置。在系统的可编程器件(ISP-PLD)则不需要专门的编程器,只要一根与计算机互连的下载编程电缆就可以了。


器件测试和设计验证

器件在编程完毕之后,可以用编译时产生的文件对器件进行检验、加密等工作,或采用边界扫描测试技术进行功能测试,测试成功后才完成其设计。

设计验证可以在 EDA 硬件开发平台上进行。EDA 硬件开发平台的核心部件是一片可编程逻辑器件 FPGA 或 CPLD,再附加一些输入输出设备,如按键、数码显示器、指示灯、喇叭等,还提供时序电路需要的脉冲源。将设计电路编程下载到 FPGA 或 CPLD 中后,根 据 EDA 硬件开发平台的操作模式要求,进行相应的输入操作,然后检查输出结果,验证设计电路。


VHDL

VHDL 是超高速集成电路硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language)的缩写,在美国国防部的支持下于 1985 年正式推出,是目前标准化 程度最高的硬件描述语言。IEEE(Institute of Electrical and Electronics Engineers)于 1987 年将VHDL 采纳为 IEEE#1076 标准。VHDL 经过十几年的发展、应用和完善,以其强大的 系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层次的仿真测试手段,在电子设计领域受到了普遍的认同和广泛的接受,成为现代 EDA 领域的首选硬件描述语言。目前,流行的 EDA 工具软件全部支持 VHDL,它在 EDA 领域的学术交流、电子设计的存 档、专用集成电路(ASIC)设计等方面,担任着不可缺少的角色。专家认为,在21世纪中,VHDL 与 Verilog VHD 语言将承担起几乎全部的数字系统设计任务。显然,VHDL 是现代电子设计师必须掌握的硬件设计计算机语言。


概括起来,VHDL 有以下特点:

1、 VHDL 具有强大的功能,覆盖面广,描述能力强。VHDL 支持门级电路的描述,也支持以寄存器、存储器、总线及运算单元等构成的寄存器传输级电路的描述,还支持以行为算法和结构的混合描述为对象的系统级电路的描述。

2、VHDL 有良好的可读性。它可以被计算机接受,也容易被读者理解。用 VHDL 书写的源文件,既是程序又是文档,既是工程技术人员之间交换信息的文件,又可作为合同 签约者之间的文件。

3、 VHDL 具有良好的可移植性。作为一种已被 IEEE 承认的工业标准,VHDL 事实上已成为通用的硬件描述语言,可以在各种不同的设计环境和系统平台中使用。

4、 使用 VHDL 可以延长设计的生命周期。用 VHDL 描述的硬件电路与工艺无关,不会因工艺而使描述过时。与工艺有关的参数可以通过 VHDL 提供的属性加以描述,工艺改 变时,只需要修改相应程序中的属性参数即可。

5、 VHDL 支持对大规模设计的分解和已有设计的再利用。VHDL 可以描述复杂的电路系统,支持对大规模设计的分解,由多人、多项目组来共同承担和完成。标准化的规则和风格,为设计的再利用提供了有力的支持。

6、 VHDL 有利于保护知识产权。用 VHDL 设计的 ASIC,在设计文件下载到集成电路时可以采用一定保密措施,使其不易被破译和窃取。


Verilog HDL

VerilogHDL 也是目前应用最为广泛的硬件描述语言,并被 IEEE 采纳为 IEEE#1064-1995 标准和 IEEE#1064-2001 标准。Verilog HDL 可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析。Verilog HDL 适合算法级 (Algorithm)、寄存器传输级(RTL)、逻辑级(Logic)、门级(Gate)和版图级(Layout) 等各个层次的电路设计和描述。


采用 Verilog HDL 进行电路设计的最大优点是其与工艺无关性,这使得设计者在进行电路设计时可以不必过多考虑工艺实现的具体细节,只需要根据系统设计的要求施加不同的约束条件,即可设计出实际电路。实际上,利用计算机的强大功能,在 EDA 工具的支持下,把逻辑验证与具体工艺库相匹配,将布线及延迟计算分成不同的阶段来实现,从而能够减少设计者的繁重劳动。


Verilog HDL 和 VHDL 都是用于电路设计的硬件描述语言,并且都已成为 IEEE 标准。 Verilog HDL 也具有与 VHDL 类似的特点,稍有不同的是 Verilog HDL 早在 1983 年就已经推出,至今已有二十多年的应用历史,因而 Verilog HDL 拥有广泛的设计群体,其设计资源比 VHDL 丰富。另外 Verilog HDL 是在 C 语言的基础上演化而来的,因此只要具有 C 语言的编程基础,就很容易学会并掌握这种语言。


常用 EDA 工具

EDA 工具在 PLD 技术应用中占据极其重要的位置,EDA 的核心是利用计算机完成电路设计的全程自动化,因此基于计算机环境下的 EDA 工具软件的支持是必不可少的。用 EDA 技术设计电路可以分为不同的技术环节,每一个环节中必须有对应的软件包或专用的 EDA 工具独立处理。EDA 工具大致可以分为设计输入编辑器、仿真器、HDL 综合器、适配器(或布局布线器)和下载器(或编程器)这 5 个模块。


设计输入编辑器

通常专业的 EDA 工具供应商或各可编程逻辑器件厂商都提供 EDA 开发工具,在这些 EDA 开发工具中都含有设计输入编辑器,如 Xilinx 公司的 Foundation,Altera 公司的 MAX+PLUS II 和 Quartus II 等。一般的设计输入编辑器都支持图形输入和 HDL 文本输入。图形输入通常包括原理图输 入、状态图输入和波形图输入 3 种常用方法。原理图输入方式沿用传统的数字系统设计方 式,即根据设计电路的功能和控制条件,画出设计的原理图或状态图或波形图,然后在设计输入编辑器的支持下,将这些图形输入到计算机中,形成图形文件。


图形输入方式与 Protel 作图相似,设计过程形象直观,而且不需要掌握硬件描述语言,便于初学或教学演示。但图形输入方式存在没有标准化、图形文件兼容性差不便于电路模块的移植和再利用等缺点


HDL 文本输入方式与传统的计算机软件语言编辑输入基本一致,就是在设计输入编辑器的支持下,使用某种硬件描述语言对设计电路进行描述,形成 HDL 源程序。HDL 文本输入方式克服了图形输入方式存在的所有弊端,为 EDA 技术的应用和发展打开了一个广阔 的天地。当然,在用 EDA 技术设计电路时,也可以充分利用图形输入与 HDL 文本输入方式各 自的优势,将它们结合起来,进而实现一个复杂的电路系统的设计。


仿真器

在 EDA 技术中仿真的地位非常重要,行为模型的表达、电子系统的建模、逻辑电路的验证以及门级系统的测试,每一步都离不开仿真器的模拟检测。在 EDA 发展的初期,快速地进行电路逻辑仿真是当时的核心问题,即使在现在,各个环节的仿真仍然是整个 EDA 设 计流程中最重要、最耗时的步骤。因此,仿真器的仿真速度、仿真的准确性和易用性成为 衡量仿真器的重要指标。

按仿真器对硬件描述语言不同的处理方式,可以分为编译型仿真器和解释型仿真器。编译型仿真器速度较快,但需要预处理,因此不能及时修改;解释型仿真器的速度一般,但可以随时修改仿真环境和条件。


几乎每个 EDA 厂商都提供基于 Verilog HDL 和 VHDL 的仿真器。常用的仿真器有 Model Technology 公司的 Modelsim,Cadence 公司的 Verilog-XL 和 NC-Sim,Aldec 公司的Active HDL,Synoposys 公司的 VCS 等。


HDL 综合器

硬件描述语言诞生的初衷是用于设计逻辑电路的建模和仿真,但直到 Synoposys 公司推出了 HDL 综合器后,才使 HDL 能够直接用于电路设计。

HDL 综合器是一种将硬件描述语言转化为硬件电路的重要工具软件,在使用 EDA 技术实施电路设计过程中,HDL 综合器完成电路化简、算法优化、硬件结构细化等操作。HDL 综合器在把可综合的 HDL(Verilog HDL 或 VHDL)转化为硬件电路时,一般要经过两个 步骤:第 1 步是 HDL 综合器对 Verilog HDL 或 VHDL 进行处理分析,并将其转换成电路 结构或模块,这时是不考虑实际器件实现的,即完全与硬件无关,这个过程是一个通用电 路原理图形成的过程;第 2 步是对应实际实现目标器件的结构进行优化,并使之满足各种约束条件,优化关键路径等。

HDL 综合器的输出文件一般是网表文件,是一种用于电路设计数据交换和交流的工业标准化格式的文件,或是直接用硬件描述语言 HDL 表达的标准格式的网表文件,或是对应 FPGA/CPLD 器件厂商的网表文件。


HDL 综合器是 EDA 设计流程中的一个独立的设计步骤,它往往被其他 EDA 环节调用,完成整个设计流程。HDL 综合器的调用具有前台模式和后台模式两种,用前台模式调用时,可以从计算机的显示器上看到调用窗口界面;用后台模式(也称为控制模式)调用时,不出现图形窗口界面,仅在后台运行。


适配器(布局布线器)

适配也称为结构综合,适配器的任务是完成在目标系统器件上的布局布线。适配通常都由可编程器件厂商提供的专用软件来完成,这些软件可以单独存在,或嵌入在集成 EDA 开发环境中。

适配器最后输出的是各厂商自己定义的下载文件,下载到目标器件后即可实现电路设计。


下载器(编程器)

下载器的任务是把电路设计结果下载到实际器件中,实现硬件设计。下载软件一般由可编程逻辑器件厂商提供,或嵌入到 EDA 开发平台中。


第 2 章 可编程逻辑器件


随着微电子技术的发展,单片集成电路包含的晶体管或逻辑单元(LE)个数越来越多,使得 PLD 的内部结构也越来越复杂。如今 PLD 内部的功能模块越来越丰富,在传统 PLD 模块的基础上增加了片内存储器(ROM 和 RAM)、锁相环(PLL)、数字信号处理器(DSP)、 定时器、嵌入式微处理器(CPU)等模块。因此,悉知 PLD 的内部结构和工作原理不是简 单的学习过程。另外,由于 EDA 软件已经发展得相当完善,用户甚至可以不用详细了解 PLD 的内部结构,也可以用自己熟悉的方法(如原理图输入或 HDL)来完成相当优秀的 PLD 设计。对初学者而言,首先应了解 PLD 开发软件和开发流程。不过了解 PLD 的内部结构,合理地使用其内部的功能模块和布线资源,将有助于提高设计的效率和可靠性。


PLD 的基本原理

目前,PLD 尚无统一和严格的分类标准,主要原因是 PLD 有许多品种,各品种之间的特征往往相互交错,即使是同一种器件也可能会具备多种器件的特征。下面介绍其中几种比较通行的分类方法。

1.按集成密度分类

集成度是集成电路一项很重要的指标,PLD 从集成密度上可分为低密度可编程逻辑器 件 LDPLD 和高密度可编程逻辑器件 HDPLD 两类。LDPLD 和 HDPLD 的 区别,通常是按照其集成密度小于或大于 1000 门/片左右来区分。PROM、PLA、PAL 和 GAL 是早期发展起来的 PLD,其集成密度一般小于 1000 等效门/片,它们同属于 LDPLD。

HDPLD 包括可擦除可编程逻辑器件 EPLD(Erasable Programmable Logic Device)、复杂可编程逻辑器件 CPLD(Complex PLD)和现场可编程门阵列 FPGA 3 种,其集成密度大于 1000 门/片。随着集成工艺的发展,HDPLD 集成密度不断增加,性能不断提高。如 Altera 公司的 EPM9560,其密度为 12000 门/片,Lattice 公司的 pLSI/ispLSI3320 为 14000 门/片等。目前集成度最高的 HDPLD 可达 5 亿晶体管/片以上。

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说明:不同厂家生产的 PLD 的称呼不尽相同。Xilinx 把基于查找表技术,SRAM 工艺,要外挂配置用的 EEPROM 的 PLD 称为 FPGA;把基于乘积项技术,Flash(类似 EEPROM 工艺)工艺的 PLD 称为 CPLD;Altera 把自己的 MAX 系列(乘积项技术,EEPROM 工艺) 和 FLEX 系列(查找表技术,SRAM 工艺)PLD 产品都称为 CPLD,即复杂 PLD。由于 FLEX 系列也是 SRAM 工艺,基于查找表技术,要外挂配置用的 EPROM,其用法和 Xilinx 的 FPGA 一样,所以很多人把 Altera 的 FELX 系列产品也称为 FPGA。


2. 按编程方式分类

PLD 的编程方式分为两类:一次性编程 OTP(One Time Programmable)器件和多次编程MTP(Many Time Programmable)器件。OTP 器件是属于一次性使用的器件,只允许用户对器件编程一次,编程后不能修改,其优点是可靠性与集成度高,抗干扰性强。MTP 器件是属于可多次重复使用的器件,允许用户对其进行多次编程、修改或设计,特别适合于系统样机的研制和初级设计者的使用。

PLD 的编程信息均存储于可编程元件中。根据各种可编程元件的结构及编程方式,PLD 通常又可以分为 4 类:

1 、采用一次性编程的熔丝(Fuse)或反熔丝(Antifuse)元件的 PLD,如 PROM、PAL 和 EPLD等。

2 、采用紫外线擦除、电可编程元件,即采用 EPROM、UVCMOS 工艺结构的可多次编程器件。

3 、采用电擦除、电可编程元件。其中一种是采用 EEPROM 工艺结构的 PLD;另一种是采用快闪存储器单元(Flash Memory)结构的可多次编程器件。基于 EPROM、EEPROM 和快闪存储器件的 PLD 的优点是系统断电后,编程信息不丢失。其中基于 EEPROM 和快闪存储器的编程器件可以编程 100 次以上,因而得到广泛应用。在系统编程(In System Programmable,简称 ISP)器件就是利用 EEPROM 或快闪存储器来 存储编程信息的。基于只读存储器的 PLD 还设有保密位,可以防止非法复制。目前的 PLD 都可以用 ISP 在线编程,也可用编程器编程。这种 PLD 可以加密,并且很难解密,所以常常用于单板加密。

4 、基于查找表 LUT(Look-Up table)技术、SRAM 工艺的 FPGA。这类 PLD 的优点是可进行任意次数的编程,并在工作中可以快速编程,实现板级和系统级的动态配置,因 而也称为在线重配置的 PLD 或重配置硬件。目前多数 FPGA 是基于 SRAM 结构的 PLD, 如 Altera 的所有FPGA(ACEX、Cyclone 和 Stratix 系列)、Xilinx 的所有 FPGA(Spartan 和 Virtex 系列)、Lattice 的 EC/ECP 系列等。由于 FPGA 的 SRAM 工艺的特点,掉电后数据会消失,因此调试期间可以用下载电缆配置 PLD 器件,调试完成后,需要将数据固化在一个专用的 EEPROM 中(用通用编程器烧写,也有一些可以用电缆直接改写)。上电时,由这片配置 EEPROM 先对 FPGA 加载数据,十几个毫秒到几百个毫秒后,FPGA 即可正常工作。亦可由 CPU 配置 FPGA。但 SRAM 工艺的 PLD 一般不可以直接加密。


还有一种反熔丝(Antifuse)技术的 FPGA,如 Actel 和 Quicklogic 的部分产品就采用这种工艺。但这种 PLD 是不能重复擦写的,需要使用专用编程器,所以开发过程比较麻烦,费用也比较昂贵。但反熔丝技术也有许多优点,如布线能力强、系统速度快、功耗低、抗辐射能力强、耐高低温、可以加密等,所以在一些有特殊要求的领域中运用较多,如军事及航空航天领域。为了解决反熔丝 FPGA 不可重复擦写的问题,Actel 等公司在 20 世纪 90 年代中后期开发了基于 Flash 技术的 FPGA,如 ProASIC 系列,这种 FPGA 不需要配置, 数据直接保存在 FPGA 芯片中,用户可以改写,但需要十几伏的高电压。


随着 PLD 技术的发展,在 2004 年以后,一些厂家推出了一些新的 PLD 和 FPGA,这些产品模糊了 PLD 和 FPGA 的区别。例如 Altera 最新的 MAX II 系列 PLD,这是一种基于 FPGA(LUT 技术)结构、集成配置芯片的 PLD,在本质上它就是一种在内部集成了配置 芯片的 FPGA,但由于配置时间极短,上电就可以工作,所以对用户来说,感觉不到配置 过程,可以与传统的 PLD 一样使用,加上容量和传统 PLD 类似,所以 Altera 把它归作 PLD。 还有如 Lattice 的 XP 系列FPGA,也是使用了同样的原理,将外部配置芯片集成到内部, 在使用方法上和 PLD 类似,但是因为容量大,性能和传统 FPGA 相同,也是 LUT 架构,所以 Lattice 仍把它归为 FPGA。


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内容来源:书问

作者江国强
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